相关阅读VC Spyglasshttps://blog.csdn.net/weixin_45791458/category_12828932.html?spm1001.2014.3001.5482传统上基于仿真的动态验证技术一直是功能验证的核心方式。随着现代SoC设计日益复杂静态验证技术的引入变得愈发重要。Synopsys的 VC Spyglass解决方案提供了下一代综合性的静态验证平台包括VC SpyGlass Built-InVC SpyGlass LintVC SpyGlass CDCVC SpyGlass RDCVC SpyGlass Power LintingVC SpyGlass Connectivity LintingVC SpyGlass ConstraintsVC SpyGlass TestMAX AdvisorVC SpyGlass Built-In在分析或综合RTL设计时VC SpyGlass会生成标准的错误或警告信息这些信息被称为内建消息。不同于在标签检查过程中生成的标签违规信息内建规则是指在综合Verilog计过程中出现的与综合和展开相关的内建消息。VC SpyGlass LintVC SpyGlass Lint是一款静态验证工具它通过预定义的标签对Verilog、SystemVerilog和VHDL设计进行系统级到网表级的验证检查其是否符合各种编码规范和设计规则。在VC Lint环境中展开设计后用户可以使用内置的Tcl查询命令、预设检查项以及一套预定义的操作流程对设计执行交互式查询。VC SpyGlass CDCVC SpyGlass CDC可用于检测设计中与跨时钟域相关的问题。如果电路中添加了适当的同步机制CDC验证能够有效提升验证效果。常见的CDC相关问题包括与亚稳态相关的问题复杂同步器的设计问题复位同步相关问题时钟、复位及交叉路径实现方面的问题VC SpyGlass CDC提供配置能力可验证特定设计的配置方式、同步器方案以及其他高级 CDC检查内容如重汇聚、发散和复位验证等。在CDC验证过程中VC SpyGlass CDC会识别设计中的时钟域、构建交叉路径并检测同步器。在这一过程中发现的问题会被记录在违规数据库中工具通过规则消息、报告和相关文件形式报告问题便于用户审查与修复。VC SpyGlass RDCVC SpyGlass RDC执行复位验证以报告诸如亚稳态、毛刺以及导致芯片失效的功能性故障等问题。它具备先进的RDC功能可对时序交叉路径进行RDC同步处理、进行内存建模并能从仿真数据库中自动提取复位顺序。VC SpyGlass Power LintingVC SpyGlass Power Linting可帮助你在RTL阶段评估设计的功耗并通过先进技术降低功耗。该工具有助于提升能效、防止热问题、降低成本、确保符合法规要求并提升器件的整体性能与可靠性。VC SpyGlass Connectivity LintingVC SpyGlass Connectivity Linting执行连接性检查以在设计早期发现并解决连接问题。随着 SoC复杂性的不断增加门数量增多、集成了众多IP和存储器模块并包含多个电源域和时钟域使得在早期阶段检测和解决连接问题变得尤为重要。该工具提供了一种全面、紧凑且易读的解决方案用于在SoC层级验证信号连接支持一对一连接检查、一对多连接检查以及多对多连接检查。VC SpyGlass ConstraintsVC SpyGlass Constraints可帮助验证时序约束(SDC)在RTL级别的完整性与正确性。在RTL上运行lint检查是一种推荐的最佳实践可在仿真或综合之前识别并解决问题。同样地在综合或静态时序分析之前对SDC约束进行lint检查也可以帮助你快速定位并修复问题从而避免在耗时的实现阶段分析中才暴露出时序收敛相关的问题减少不必要的延误。VC SpyGlass TestMAX AdvisorVC SpyGlass TestMAX Advisor执行RTL可测性分析与优化使设计人员能够在设计早期对RTL进行精细调整以更有预见性地满足制造测试和系统内测试的覆盖率目标。该工具包含多种与可测设计(DFT)相关的规则。许多TestMAX Advisor规则的效果依赖于用户是否提供了相关的辅助信息。
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